архитектур Yadro приглашаем RTL designer /Инженер по разработке аппаратного обеспечения. Департамент разработки процессорных... для ASIC на Verilog/SystemVerilog. Что мы ожидаем от будущего члена команды: Опыт разработки RTL от 3 лет; Знание Verilog...